Vhdl keele semantika loogika ja laiendused

VHDL keele semantika loogika ja laiendused

Projekti sisu

Kirjeldada konstruktiivse loogika vahenditega VHDL andmevoogude semantika. Laiendada VHDL andmevoogude kirjeldamise vahendeid alamülesannete kirjeldustega, mis võimaldavad protseduurselt realiseerida keerulisi juhtimisalgoritme. Kasutades olemasolevat skeemiredaktorit ja struktuurse sünteesi tarkvara, simuleerida tehtud laiendusi kasutavaid skeeme.

Teema teaduslik tähendus

Antud töö on osa uurimusest, mille eesmärgiks on kiipide koosdisaini arendamine. See teema on kerkinud esile seoses kiipide üha laieneva kasutusega sardsüsteemides, samuti ka SoC (System on Chip) ja NoC (Network on Chip) süsteemide levikuga. Teooria poolelt pakub huvi ka VHDL keele semantika täpsustamine ja laiendamine loogika baasil.

Kasutatav materjal

E. Tyugu. A Specification logic for HW/SW Codesign

M. Matskin, E. Tyugu. Strategies of Structural Synthesis of Programs and Its Extensions. Computing and Informatics. v.20, 2001, p.1 -25.

A. Saabas, E. Tyugu. Scheme editor. Technical Report. Institute of Cybernetics. 2003.


Logical semantics and extensions of VHDL
Extending VHDL with logical specifications – adding subtasks to dataflow and making the language expressive enough for synthesis of algorithms